①　本研究では、180 nm CMOSチップのBEOL（Back‑End‑of‑Line）領域に、二端子型フェロ電気メモリセルを直接配置することが初めて実現されました。これにより、既存の製造プロセスを改変せずに、ニューラルネットワーク用のスパーシー（希薄）重み素子を追加できます。 ②　使用した積層構造は、TiN層3 nm/ WOx層2 nm/ HfO₂/ZrO₂5層／Mo層20 nm／SiO₂層およびAlCu上部金属で構成されています。全工程は真空破棄なしで行い、リピッドサーマルアニーリング（RTA）を450 °Cまたは500 °Cで60 s行いました。 ③　450 °C処理時のデバイスは、書き込み電圧1.8 V以下で動作し、サイクル間変動が3 %未満でした。2 時間保守試験では低抵抗状態が7.5 %漂走し、Merz率に沿った列車域転移が確認されました。 ④　1000筆書きサイクル後、動的レンジは3倍に増加し、メディアンサイクル間変動は5 %から1.5 %へと改善しました。 ⑤　500 °C処理では、スリープ品質が向上しピーク傾斜が3未満になった一方で、書き込み窓は2.4 Vに狭まり、-0.1 Vのオフセットが残りました。これにより、単一ステップ書き込みは制限されます。 ⑥　デバイス標準化により、面積に依存しない導電性が確認され、PUND測定で残留極性は22.1 µC cm⁻²でした。 ⑦　書き込み電圧時の遅延がログに線形に比例することから、Merz法に適合する列車域転移が観測されました。 ⑧　SIMULATEでのMNIST画像分類テストでは、500 °Cアニーリングチップで82 %の精度を達成し、450 °Cチップでは69 %に留まりました。 ⑨　以上の結果は、微細加工条件のわずかな変更がデバイス挙動とシステムレベルの性能に大きく影響することを示しています。